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一、概述
在上一章节中讲述了通过ddr4的写模块将测试模块中的写起始地址，写突发长度，写数据等信号通过axi4协议传输给interconnect。在讲述完ddr4写模块后，接下来继续讲述ddr4的axi读模块内容。

二、模块接口
ddr4_axi_rd_ctrl模块接口列表：


三、ddr4_axi_rd_ctrl模块功能介绍
模块中的接口与interconnect交互，其中ddr4_axi_rd_ctrl模块作为axi4的主接口，interconnect作为从接口。模块主要功能为将接收的测试模块信号发送给interconnect RIP核。
ddr4_axi_rd_ctrl模块重点时序：
黄色信号为输入，绿色信号为输出

时序说明：
1、 读地址通道：
当接收到测试模块的读开始信号（rd_start），同时接收读起始地址和读突发长度。此时将arvalid拉高，并将接收到的读长度赋值给arlen。将接收到的读起始地址赋值给araddr，当arvalid与arready同时为高时，表示读起始地址和读突发长度已经被取走。之后拉低arvalid。此时读地址通道功能已经完成。
2、 读数据通道
在将读地址发送出去后，ddr会读出数据，因为当rready与rvalid同时为高时，读数据才有效，在axi4的读数据通道中，rready可以提前拉高，也就是与读地址通道的arready同时拉高。之后再等待ddr4将数据读出，因为此时rready为拉高状态，只要rvalid为高，那么读数据就为有效状态，那么此时再产生读数据有效标志，并将读数据赋值给rd_data，将读数据和读数据有效标志发送给测试模块。
当rvalid、rready、rlast为高时，表示此时读取的数据为本次读突发的最后一位数据。
同样的，对于读地址计数，每一拍的数据位宽为512位，而ddr4的每一个地址可以存储8位数据，所以每读出一位数据，地址就增加了64。由此可以计算出当本次读突发结束后，此时读地址的值表示下一次读突发的起始地址。
读地址计数规则如下：
当地址计数到ddr4的最大地址-64后，表示ddr4的最后一位地址中的数据被取走。此时本次的读突发也应该结束，也就是说rlast为高。这需要在外部的用户测试模块来控制读突发的长度，在含有读最后一个地址的突发中，读长度不应该使地址计数超过ddr4的最大地址。Ddr4的最后一位地址中的数据被取走后，可以判断当前ddr4中还有没有数据，如果还有数据，说明低位地址中有数据，此时再将读地址计数清0，从0开始计数。
3、 其他接口信号说明
在本模块中，S_AXI_ARLOCK、S_AXI_ARCACHE、S_AXI_ARPROT、S_AXI_ARQOS在工程中没有特别要求，可以设置为0。
以下说明了这四个信号在axis4总线中的理解：
arlock:访问类型（1bits）：0为正常访问。
arcache：内存类型（4bits）：面命一次传输是怎样通过系统的。4’b0000为不缓存和不缓冲。
arprot：保护水平及安全等级（3bits）：3’b000为普通访问。
arqos：服务质量（4bits），该信号用于优先级声明信号，值越高代表优先级越高。

四、章节总结
在本章节中，继上一章节的ddr4的写模块又讲述了ddr4的axi读模块，该模块重点是将读地址通道和读数据通道与interconnect交互，并将读出的数据取走传输给用户测试模块。需要注意的是读地址与读长度的要求，需要在用户测试模块中根据需求来定义这些信号。
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